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等级-LV1-ChipDebug

他很忙，正在debug...

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等级-LV1-ChipDebug

4年前更新25次阅读

芯片，跌懵了

“进口芯片那9个月的行情，就是击鼓传花，看谁是最后一个接盘侠。”在华强北做了20多年电子元器件生意的李政说。
从2020年开始，...

芯片，跌懵了-ChipDebug

芯片，跌懵了-ChipDebug

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FPGA新闻资讯

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4年前更新69次阅读

如何使用2022.1版本工具链实现ZCU102 USB启动（下）

作者：Gaofeng，AMD 赛灵思开发者根据上篇的博客把启动镜像制作完成后，进行测试：插好USB线和串口，设置ZCU102上的拨码开关SW6[...

如何使用2022.1版本工具链实现ZCU102 USB启动（下）-ChipDebug

如何使用2022.1版本工具链实现ZCU102 USB启动（下）-ChipDebug

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4年前更新622次阅读

基于FPGA的扩频通信系统设计（附matlab和verilog代码）

导读在无线通信系统中，普遍使用扩频通信技术，因此扩频技术对通信系统具有重要的现实意义。直接序列扩频技术是应用最广的一种扩...

基于FPGA的扩频通信系统设计（附matlab和verilog代码）-ChipDebug

基于FPGA的扩频通信系统设计（附matlab和verilog代码）-ChipDebug

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基于FPGA的扩频通信系统设计（附matlab和verilog代码）-ChipDebug

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等级-LV1-ChipDebug

4年前更新160次阅读

ZYNQ7000 时钟配置方法

为了将ZYNQ的PS测的两个核运行频率提升到1GHZ，同时正确的配置我的时钟定时器以及时间戳，需要了解ZYNQ的时钟管理系统和配置方法。
1.ZYNQ PS侧的时钟子系统及默认配置
PS_CLK:系统晶振的时钟，这个是PS端的的时钟来源，经过一个叫PLL的锁相环功能部件，输出...

FPGA新闻资讯

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4年前更新542次阅读

基于 FPGA 的模拟 I²C协议设计（附verilog代码）

导读
I²C（Inter-Integrated Circuit），其实是 I²C Bus简称，中文就是集成电路总线，它是一种串行通信总线，使用多主从架构，...

基于 FPGA 的模拟 I²C协议设计（附verilog代码）-ChipDebug

基于 FPGA 的模拟 I²C协议设计（附verilog代码）-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

4年前更新36次阅读

国产EDA，能否肩挑大任？

导读：中美科技竞争激烈，中国半导体也已飞速发展了20年，作为其中小又重的一环——EDA，如今到底是个什么水平呢？如果真的使用国产EDA，对于中国IC产业到底是进步还是倒退呢？想要知道答案，还是要从国产EDA的境况说起。 1过去的国产EDA，一个尴尬的存在EDA...

FPGA新闻资讯

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4年前更新30次阅读

精彩！由FPGA触发的芯片战争！

导读：本文是作者于2019年9月在斯坦福大学进行的三个小时讨论的摘要。这篇文章结合了Zilog、Altera、Xilinx、Achronix、Intel、I...

精彩！由FPGA触发的芯片战争！-ChipDebug

FPGA新闻资讯

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等级-LV1-ChipDebug

4年前更新87次阅读

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作

本篇博文旨在演示如何通过 NoC 从 Versal™ 应用处理单元 (APU) 访问 AXI BRAM。设计示例是使用 Vivado® 2020.2 版本创...

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

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4年前更新27次阅读

体验一下“用python设计电路”

写代码：下面的myhdl代码写了一个模块top，里面有两个计数器：cnt1从0计到9，当cnt1=9时，cnt2从0计到4。 from myhdl import *
...

体验一下“用python设计电路”-ChipDebug

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等级-LV1-ChipDebug

4年前更新55次阅读

Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。
尤其是在时序紧张的情况下，ila...

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4年前更新52次阅读

FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

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等级-LV1-ChipDebug

4年前更新25次阅读

FPGA时序约束实战篇之延迟约束

延迟约束对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上...

FPGA时序约束实战篇之延迟约束-ChipDebug

FPGA时序约束实战篇之延迟约束-ChipDebug

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