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南海十三少
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他很忙，正在debug...
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Poison
2年前更新
1860次阅读
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I3C协议讲解及其Verilog代码
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Anlogic-安路
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forkwave
3年前更新
228次阅读
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精
set_input_delay如何约束？
首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...
+2
FPGA常见问题
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forkwave
3年前更新
321次阅读
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精
set_output_delay如何约束？
上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...
+3
FPGA常见问题
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xilinx_wiki
5年前发布
139次阅读
关注
vivado max_fanout命令的正确打开方式
vivado自带很多命令帮助编译器更好的实现设计者的想法，用得好会变成开发利器。比如，max_fanout命令，本身是用来约束扇出，减少...
Xilinx-AMD
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BertramChen
3年前更新
204次阅读
关注
如何在Vivado中对RTL源文件进行加密
作者：Han Hong，ADM赛灵思工程师
在一些大型项目的设计中，可能会涉及多个公司或者同一公司多个部门之间的协作，在最终归并完整...
Xilinx-AMD
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wanakaka
3年前更新
118次阅读
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Vivado综合属性之MAX_FANOUT
本文介绍了综合属性MAX_FANOUT对Schematic的影响，通过本文可以理解通过寄存器复制的方式可以降低扇出。
高扇出信号可能会因为布...
+1
Xilinx-AMD
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xilinx_wiki
5年前发布
265次阅读
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vivado时序收敛官方文档UG1292解读之一
最近有网友对小编说：xilinx时序收敛完全不会用，不知道工具在干啥，一直都在瞎点，报告一直是瞎看。
而多数吃瓜群主众表示：
好...
Xilinx-AMD
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chipdebug
5年前发布
145次阅读
关注
Vivado能把RAM综合成异构存储单元吗?
在UltraScale Pluse系列FPGA中，存储单元可以分为三类：SLICEM中的LUTRAM（又称为分布式RAM）、Block RAM和UltraRAM。这三类存储...
Xilinx-AMD
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chipdebug
5年前发布
685次阅读
关注
vivado report_design_analysis 命令很强大
Vivado提供了命令report_design_analysis，该命令功能强大，不仅可以分析时序，还可用于分析逻辑级数、设计复杂度和拥塞。
时序...
+6
Xilinx-AMD
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forkwave
3年前更新
483次阅读
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缩短Vivado编译时间（5）：使用IP Cache
在FPGA设计中，我们几乎不可避免地会使用IP。Vivado提供了多样且丰富的IP，同时还允许用户将自己的RTL代码封装为IP以实现设计复...
+3
Xilinx-AMD
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forkwave
3年前更新
240次阅读
关注
缩短Vivado编译时间（6）：审视时序约束
在描述时序约束时，一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象，即约束对应的对象的个数（通常这些...
+9
Xilinx-AMD
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