问题已经解决了，虽然我还是不太明白是如何解决的，但是至少高速读写OK，图像也能正常发送到屏了。。。贴上我的最终管脚设置，顺便说一下解决的过程吧：
1.在网上找了一篇华为的FPGA代码规范，把自己的代码重新撸了一遍
2.撸一遍后的代码在active HDL上跑后仿，调整TX的输出约束，保证至少仿真波形看到的hs高速输出时钟边沿一定在数据中间
3.在调节管脚电压和驱动时，由于没啥经验一直怎么调都不OK，示波器上看到的高速振幅一直不够，一气之下，把所有管脚电压和驱动调到最大。。。然后就通了。。。通了。。。。
贴上我的约束：
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欢迎各位大神继续指点。。。。

LP虽然有1.2和2.5，但是不影响Lp，不过现在看来影响到了HS。。。