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Yujiaao
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Yujiaao
3年前更新
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使用Quartus II做FPGA设计遭遇的一些问题
问题1：Error:Width mismatch in pin_name – source is
。。。
这个是原理图设计部门IO端口的命名问题，要求命名中也必须包含端...
Altera-Intel
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Yujiaao
3年前更新
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莱迪思Avant平台：专为中端FPGA市场量身打造
引言
几十年来，FPGA产品一直是设计工程师所熟知且经常使用的电子硬件。FPGA通常使用逻辑单元 （LC）来区分逻辑密度。可以根据逻...
Lattice-莱迪斯
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Yujiaao
4年前更新
47次阅读
关注
全新低功耗中端Avant FPGA平台市场注入新活力
“数十亿个由人工智能算法支持的互连传感器、设备和系统每天都在生成大量数据，这加速了对网络边缘智能的需求。这一趋势要求开发...
+4
Lattice-莱迪斯
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Yujiaao
4年前更新
975次阅读
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手把手Vivado全流程使用
详细见Xilinx官方文档：Vivado软件使用手册（UG893）。频率的意义，取决于对象架构，比如，arm 和 fpga，对主频要求是不一样的，...
+91
Xilinx-AMD
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Yujiaao
4年前更新
852次阅读
关注
Xilinx ZYNQ FPGA架构简介
FPGA 自诞生以来，经历了从配角到主角的过程，由于 FPGA 飞速的发展，凭借其灵活性高、开发周 期短、并行计算效率高等优...
+41
Xilinx-AMD
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Yujiaao
4年前更新
21次阅读
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芯光不问赶路人，安路科技科创板上市一周年回顾
FPGA新闻资讯
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Yujiaao
4年前更新
25次阅读
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FPGA 中的有符号数乘法
FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我...
Xilinx-AMD
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Yujiaao
4年前更新
57次阅读
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FPGA时序约束中false path和asynchronous的区别
在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。如果不设置的话，Vivado默认都会分析的，这样会大大增加Implementation的时间。
常用的不让工具分...
Xilinx-AMD
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Yujiaao
4年前更新
39次阅读
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Vivado中jobs和threads的区别？选择多个jobs能加快实现速度么？
在用Vivado对工程编译时，会弹出下面的对话框：备注：虽然FPGA不能叫编译，但很多工程师为了方便起见，将综合+实现+生成bit...
+3
Xilinx-AMD
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Yujiaao
4年前更新
54次阅读
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这个Verilog语法你一定不知道
动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接...
FPGA常见问题
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Yujiaao
4年前更新
15次阅读
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都说FPGA高端，它到底能干啥？
FPGA 我们能用它做什么，我们学会它之后在未来我可以从事哪些领域的工作？
这个问题我觉得是大家最想要关注的问题，因为兴趣是最好的老师，如果你发现 FPGA 所能从事的领域你压根就不感兴趣，那么你去学习它就有可能是在浪费时间，比如你将来想当个会计，你想...
FPGA新闻资讯
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Yujiaao
4年前更新
42次阅读
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FPGA的深度学习硬件架构平台的研究现状分析
FPGA深度学习的方向概述
传统的CNN（Tensorflow、caffe）是在GPU、CPU上面进行的，但因为其功耗高、散热不好、价格昂...
FPGA新闻资讯
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