时钟的频率是37.5M，我从网上看到说会从非时钟引脚进入bufg的时钟有10ns延迟，我就试了进clocking的IP核添加了相位移动，比之前效果好一些，但是仍然有问题。另外需要补充一点，这对差分时钟是作为数据的帧时钟，还有一对差分时钟作为数据的比特时钟，这样两对时钟信号之前需要有约束吗？