xilinx FPGA 中如何将一个1-4MHZ的频率进行倍频?chipdebug8年前发布7984 请教一下大家,我需要将一个输入频率为1-4MHZ的时钟,倍频4倍呢,即输出频率随输入频率在4~16M的范围内变化。可是PLL的XILINX 的IP核需要填上输出时钟,那输出频率不是被固定死了吗? FPGAxilinx
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