lattice diamond编译后信号好像被莫名其妙优化掉了

6年前发布

3503

我现在碰到个问题跟你请教一下，哪位有空回复一下我吧，目前我的程序整体程序合并完了，但调试不通，我做了几个测试点，用示波器或信号捕捉设备来观察，就出现了很多怪问题。
测试点输出端口定义：

output wire TP1,
output wire TP2,
output wire TP3,
output wire TP4,

采集信号：

assign TP1 = DE;
assign TP2 = pixclk;                //HSYNC;KSC
assign TP3 = rwClk[1];        //state[1];        //ksc_s
assign TP4 = rbKeyStoneEnable;

上面是这几个测试点TP1~TP4就是我设置的测试点。
放大前：

放大后：

其中TP1为内部DE信号，正常；TP1为内部pixclk，也正常，大概为33MHz；
但下面的rwClk[1]采集不到，它的信号才自于：

reg [1:0]rwClk;
always @(posedge pixclk or negedge rst_n) begin
    if (!rst_n) rwClk <= 0;
    else rwClk <= rwClk + 1;
end

也就是pixclk 正常，而rwClk[1]无信号输出，由于其他地方也出现这样的问题，所以专门做这个测试信号，来找问题，但还没找到，注意若用TP3输出HSYNC或VSYNC都正常。不知有没有碰到这样的状况？该怎么解决这种问题？

我一开始以为是逻辑分析仪的采样阈值什么的设置不对，后来发现用示波器也没有看到输出。

lattice

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