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chipdebug
3年前更新
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精
Ubuntu 18.04/16.04 安装破解 VCS 2016/2018 和 Verdi 2016/2018，以及和vivado联合仿真
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Anlogic-安路
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chipdebug
4年前更新
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精
MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载
作者：Rock.Ding（莱迪思半导体公司）关键字：MCU, JTAG, 在线编程, CPLD。前言CPLD(Complex Programmable Logic Device)复杂可...
Lattice-莱迪斯
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chipdebug
4年前更新
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精
为什么verilog 仿真输出都是红线
经常有学习Verilog的新人问我：为什么我仿真的时候发现所有的模块输出都是红线？一开始我都还是不厌其烦地帮助大家一点点分析代码，因为红线在仿真器中代表不确定态，而不确定态的成因是多种多样的。但是看过了无数新人案例后我发现，其实新人出现这种问题的...
Anlogic-安路
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chipdebug
2年前更新
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详解FPGA实现8b10b编码原理（含VHDL及verilog源码）
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Anlogic-安路
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chipdebug
5年前发布
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xilinx 三款Versal FPGA 有何区别？
在7nm工艺节点上，Xilinx推出了Versal系列芯片。与前一代16nm工艺芯片UltraScale Plus相比，在结构上有很大的变化，在性能上有显...
Xilinx-AMD
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chipdebug
4年前更新
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XILINX FPGA vivado 2018.3及任意版本 license下载
任意版本实测可用，有效期到2037年，下载链接如下：
Xilinx-AMD
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chipdebug
5年前发布
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xilinx FPGA 开发软件vivado中的时序约束文件的管理
无论是GUI方式输入约束还是手动脚本方式输入约束，最终都会生成约束脚本并且存放在后缀为.xdc（Xilinx Design Constraints）的文...
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Xilinx-AMD
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chipdebug
4年前更新
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verilog语法技巧(三)–RAM的初始化
RAM可以通过以下方式初始化：在HDL源代码中指定RAM初始内容；在外部数据文件中指定RAM初始内容。Verilog Coding Example：1，所有可寻址的words都初始化为相同的值reg [DATA_WIDTH-1:0] ram [DEPTH-1:0];
integer i;
initial for (i=0; i<DEPTH; i=i+1) ra...
Anlogic-安路
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chipdebug
1年前更新
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Cordic算法FPGA实现cos,sin (含python和verilog代码)
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FPGA CPLD资料源码分享
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chipdebug
7年前发布
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FPGA verilog 有符号数和无符号数运算的位扩展
总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...
FPGA常见问题
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chipdebug
4年前更新
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精
FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)
基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...
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FPGA常见问题
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chipdebug
8年前发布
1172次阅读
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在Lattice CrossLink 器件中使用嵌入式逻辑分析仪Reveal方法
原文： 《Reveal in Crosslink》作者： Srikanth Chekoti
大纲
Reveal概述Crosslink中的Reveal怎样在Crosslink中使用Reveal测试D...
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Lattice-莱迪斯
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