shenzw5984-ChipDebug
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他很忙，正在debug...
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2年前
接收中没有考虑异常情况下的处理
评论于：PotatoPie 4.0 实验教程(14) —— FPGA实现UART串口通信
3年前
RD的作用了为了弥补之前传输过程中数据中0和1的不平衡性，利润前面RD是-,后面就应当是+，但是如果后面输入的值是完美平衡码，就保持后一个RD值和前一个一致
评论于：8B / 10B Encode/Decode详解
3年前
1、我用这个测试代码在设备上进行了测试，发现，收发为同源的情况下，没有问题，如果使用两个独立的开发板，一个做发送，一个做接收。那么接收侧会出现不可用的情况。跟踪时，发现，如果是在同一个开发板上自发，自收，那么a_domain~d_domain的状况是恒定的，而如果是两个开发板，那么此一直在变。 [代码]
@chipdebug评论于：差分曼彻斯特编码解码的FPGA实现
3年前
请问您能提供过采样实现解码的示例嘛，Verilog的，谢谢。
@chipdebug评论于：FPGA实现曼彻斯特编码和解码
3年前
兄弟，你这个是lattice 的Control-Link-Serial 的中文翻译版本，我想你也一定有他的这个原码，我不知道你是否有测试过，是否可以完美解码，对于解码与编码是不在同一个板子的情况。我在你的另一个贴子上也有关于这个问题的回复；
评论于：差分曼彻斯特编码解码的FPGA实现
3年前
我看了一下资料，编码因为是有源时钟，而解码是没有时钟的，即使你知道他的时频率是多少，也会因为和原编码侧的时钟不同步，存在单一的相位误差，或者累计的误差，所以解码侧按我分析肯定需要进行超采样，并进行CDR重建，再输出数据，对于后方来说才能进行再采集。不然应当是不行的，我看到Xilinx的一个示例中是16倍的采样，lattice的一个设计是4倍的采样，因为我对这块也不熟悉，所以还在看。
@chipdebug评论于：FPGA实现曼彻斯特编码和解码
3年前
不确认是否正确，需要验证后再来确认。
评论于：FPGA实现曼彻斯特编码和解码
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