差分曼彻斯特编码解码的FPGA实现

1、我用这个测试代码在设备上进行了测试，发现，收发为同源的情况下，没有问题，如果使用两个独立的开发板，一个做发送，一个做接收。那么接收侧会出现不可用的情况。跟踪时，发现，如果是在同一个开发板上自发，自收，那么a_domain~d_domain的状况是恒定的，而如果是两个开发板，那么此一直在变。

// 判定边沿的变化位置，rx_clk恒定和数据变化率一致，因为发送与接收的步率是一样的，只是存要相位差；
always @ (posedge rx_clk or posedge rst)
	if (rst) 
		begin
			a_domain <= #U_dly 0;
			b_domain <= #U_dly 0;
			c_domain <= #U_dly 0;
			d_domain <= #U_dly 0;
		end
	else 
		if (rx_ena) 
		begin
			if(sa[2] ^ sa[3])		//判断sa2,sa3位置是否存在边沿变化，sa2是较sa3快一个周期，
			 case({sa[3],sb[3],sc[3],sd[3]})
			  4'b1111,4'b0000:		//数据输出在a_domain线上输出
								begin
									a_domain	<= #U_dly 1'b1;
									b_domain	<= #U_dly 0;
									c_domain	<= #U_dly 0;
									d_domain	<= #U_dly 0;
								end
			  4'b1000,4'b0111:		//数据输出在b_domain线上输出
								begin
									b_domain	<= #U_dly 1'b1;
									a_domain	<= #U_dly 0;
									c_domain	<= #U_dly 0;
									d_domain	<= #U_dly 0;
								end
			  4'b1100,4'b0011:		//数据输出在c_domain线上输出
								begin
									c_domain	<= #U_dly 1'b1;
									a_domain	<= #U_dly 0;
									b_domain	<= #U_dly 0;
									d_domain	<= #U_dly 0;
								end
			  4'b1110,4'b0001:		//数据输出在d_domain线上输出
								begin
									d_domain	<= #20 1'b1;
									a_domain	<= #U_dly 0;
									b_domain	<= #U_dly 0;
									c_domain	<= #U_dly 0;
								end
								
					default:  		//数据不输出在信号线上
								begin
									a_domain	<= #U_dly 0;
									b_domain	<= #U_dly 0;
									c_domain	<= #U_dly 0;
									d_domain	<= #U_dly 0;
								end
		   endcase
		end

2、如上，即使我将输出的编码恒定为连续的1（也就是中间和边沿一直在变），通过示波器捕获到如下，可以看到sa[2] ^sa[3] 是会存在输出低的情况的，从波型上看是不应该出现此情况的。 3、又用示波器捕获了一个在单个开发板上的测试，此测试中使用通道3做为编码输入进行触发。 4、其于上面的原因，我怀疑问题可能还是取值这里，中间的延时赋值，好像没有生效，通过更改参数，不会能最后的编译结果造成改变。中间为什么这么进行取值，未理解。

//clock domain distinguish
//rx_clk 上升沿采样,每一个时钟周期来一次
always @ (posedge rx_clk or posedge rst)
	if (rst)			//异步复位时的处理
		begin						
			sa[3:1] <= #U_dly 0;
			sa_fst  <= #U_dly 0;
			sb[3:1] <= #U_dly 0;
			sc[3:2] <= #U_dly 0;
			sd[3] 	<= #U_dly 0;
		end
	else if (rx_ena)	//使能解码，并有效时
			begin
				sa[3:1] <= #U_dly {sa[2:1],	sa_fst};
				sa_fst	<= #U_dly data_in;		//时序点A采集到的数据
				sb[3:1] <= #U_dly {sb[2:1],	sb_fst};
				sc[3:2] <= #U_dly sc[2:1];
				sd[3] 	<= #U_dly sd[2];
			end

//rx_clk_90 上升沿采样
always @ (posedge rx_clk_90 or posedge rst)
	if (rst) 
		begin
			sb_fst	<= #U_dly 0;
			sc[1]	<= #U_dly 0;
			sd[2]	<= #U_dly 0;
		end
	else 
		if (rx_ena) //使能解码，并有效时
			begin
				sb_fst	<= #U_dly	data_in;		//时序点B采集到的数据
				sc[1]	<= #U_dly	sc_fst;
				sd[2]	<= #U_dly	sd[1];
			end

//rx_clk 下降沿采样
always @ (negedge rx_clk or posedge rst)
	if (rst) 
		begin
			sc_fst	<= #U_dly 0;
			sd[1]	<= #U_dly 0;
		end
	else 
		if (rx_ena) 
			begin
				sc_fst	<= #U_dly	data_in;		//时序点C采集到的数据
				sd[1]	<= #U_dly	sd_fst;
			end

always @ (negedge rx_clk_90 or posedge rst)
	if (rst)
		sd_fst <=  0;
	else 
		if (rx_ena)
			sd_fst <= #U_dly data_in;				//时序点D采集到的数据

reg sa_d,sb_d,sc_d,sd_d;
always @ (posedge rx_clk or posedge rst)
	if (rst) 
		begin
			sa_d <= #U_dly 0;
			sb_d <= #U_dly 0;
			sc_d <= #U_dly 0;
			sd_d <= #U_dly 0;
		end
	else 
		if (rx_ena) 
			begin
				sa_d <= #U_dly  sa[3];
				sb_d <= #U_dly  sb[3];
				sc_d <= #U_dly  sc[3];
				sd_d <= #U_dly  sd[3];
			end