PLL移相应该是可以，如果以PLL输出100m 10ns为例，PLL需要支持移相18度，以200M，5ns为例，移相36度，关键是你的逻辑能跑多少，如果输出到管脚再用一下ODDR，这样PLL时钟可以降一半，逻辑主频要求也能降一半。
留个联系方式，说个心理价位？
自动生成的这几个PIN，可以不用理会。
将lpf中的约束拷过来时时要注意约束的层次结构跟你的工程相匹配，除了修正层次，其余的语未能不要修改。比如你提到的原工程的约束sclk*表示是的是任意以sclk开头的路径，但这里你没有指定层级，你错误地改成了*sclk是所有以sclk结尾的，两者含意完全不一样，所以在不熟悉语法的情况下不要修改语法，保修改层次。附件有语法文档。
我看这个管脚报的错误是由于器件物理结构决定的，所以锁定不了，这个除了换别的管脚没有办法解决。
DDR3可以不用差分时钟，管脚电平取决于晶振所在的BANK。单端晶振示例如下：
[图片]
这里我需要约束的sclk应该就是ddr_m0/D3CTL_inst/sclk 吧？我已经重新修改了lpf中的约束内容，将sclk修改为加了路径，修改为 ddr_m0/D3CTL_inst/sclk然后我发现我用GUI添加BLOCK的时候，出现了错误提示：
这种泛约束，GUI做不了，你可以先用GUI找到路径，然后手动去LPF里面改成泛约束。
我来贴一个我的约束吧。[图片]
先擦除sram才行，crosslink 和ECP5也需要这个操作
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PLL移相应该是可以，如果以PLL输出100m 10ns为例，PLL需要支持移相18度，以200M，5ns为例，移相36度，关键是你的逻辑能跑多少，如果输出到管脚再用一下ODDR，这样PLL时钟可以降一半，逻辑主频要求也能降一半。