FPGA如何产生相位延迟为0.5ns的两个脉冲？-FPGA常见问题社区-FPGA CPLD-ChipDebug
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    • liximomo的头像-ChipDebugliximomo等级-LV1-ChipDebug0

      PLL移相应该是可以，如果以PLL输出100m 10ns为例，PLL需要支持移相18度，以200M，5ns为例，移相36度，关键是你的逻辑能跑多少，如果输出到管脚再用一下ODDR，这样PLL时钟可以降一半，逻辑主频要求也能降一半。

      4年前
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