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LuckyHH
他很忙，正在debug...
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LuckyHH
3年前更新
140次阅读
关注
32位乘法器verilog代码
1、32bit乘法器乘法器：乘法用运算符表示：左移一表示*2，左移两位表示*4，左移3位表示*8
2、设计原理：如：1111*1011 = (1111*0001) + (1111*0010 ) + (1111* 0000) + (1111*1000);解释：1111分别乘以1011的每一个数相加。
那么就可以判断每一位1011是否是1...
FPGA常见问题
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LuckyHH
3年前更新
93次阅读
关注
FPGA-SDRAM接口设计
摘要：（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模...
+6
FPGA常见问题
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LuckyHH
3年前更新
155次阅读
关注
Vivado里如何使用模糊性的位置约束？
提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面积约束又是位置约束，但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验，有时还需要借鉴参考Vivado之前的布局结果，换言之，我们确定的Pblock...
Xilinx-AMD
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LuckyHH
3年前更新
24次阅读
关注
clock wizard IP生成VHDL例化
最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核...
Xilinx-AMD
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LuckyHH
3年前更新
28次阅读
关注
基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16
基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...
FPGA常见问题
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LuckyHH
3年前更新
113次阅读
关注
Hold Time违例，该如何解决
首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可...
FPGA常见问题
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LuckyHH
4年前更新
253次阅读
关注
Xilinx FPGA到PC使用以太网实现信息数据传输
一、以太网简介与优势以太网(Ethernet)不同于互联网，是当今现有局域网采用的最通用的通信协议标准，该标准定义了在局域网中采用...
Xilinx-AMD
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LuckyHH
4年前更新
24次阅读
关注
Xilinx Zynq UltraScale+ FPGA SOC 率先通过汽车功能安全全面认证
对于包含环视/自动泊车辅助（ APA ）系统的高级驾驶辅助系统（ ADAS ）、自动驾驶（ AD ），以及包含前置摄像头、激光雷达和毫米...
FPGA新闻资讯
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LuckyHH
4年前更新
127次阅读
关注
Xilinx FPGA的 XDC约束中加入注释，为什么会导致该约束失效？
在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师...
+2
Xilinx-AMD
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LuckyHH
4年前更新
81次阅读
关注
Xilinx FPGA工具Vivado ECO实例教程一 增加LUT（GUI操作)
什么是ECO？ECO 指的是Engineering Change Order，即工程变更指令。目的是为了在设计的后期，快速灵活地做小范围修改，从而...
+11
Xilinx-AMD
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LuckyHH
4年前更新
34次阅读
关注
在Xilinx的FPGA中D触发器都有哪几种类型？对应什么样的代码？
今天我们来研究一下D触发器都有哪几种类型？又对应什么样的代码？ 在Xilinx的FPGA中，D触发器是下面这个样子：image-2021...
Xilinx-AMD
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LuckyHH
4年前更新
66次阅读
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VS Code开发FPGA自动例化Verilog模块
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FPGA常见问题
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