clock wizard IP生成VHDL例化

最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核，最后发现只需要找到生成的vhdl例化文件，复制粘贴到自己的源文件里就能直接调用时钟模块。在生成ip核后，vhdl的例化文件（.vho）存在/project_path/project_path.ip_user_files/下面