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weakish
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weakish
4年前更新
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看思维导图：一文带你学Verilog HDL语言
[导读] 基于FPGA的SOC在嵌入式系统应用越来越广了，往往一个复杂系统使用一个单芯片基于FPGA的SOC就搞定了。比较流行的方案主要...
+3
FPGA常见问题
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weakish
4年前更新
101次阅读
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xilinx FPGA ZYNQ 一行代码不敲就构建三线制SPI驱动？
[导读] 最近使用ZYNQ做一个高速数据采集，需要访问一个ADI的高速模数采样芯片，该芯片是利用三线制实现读以及写的功能。三线制实...
+3
Xilinx-AMD
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weakish
4年前更新
83次阅读
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FPGA技术面试题（二）
0.1、设计异步FIFO时，要注意
（1）在地址信号跨时钟域时需要对其进行二进制码转格雷码的转换并进行目标时钟域的时钟打两拍同步...
FPGA常见问题
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weakish
8年前发布
459次阅读
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LATTICE的 crosslink FPGA CPLD使用modelsim仿真出现了一些错误,大伙看看能否帮忙解决
crosslink使用modelsim仿真出现了一些错误，大伙看看能否帮忙解决。 我试了用默认的A-HDL，但却是更不方便，于是转投modelsim。...
+1
Lattice-莱迪斯
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weakish
4年前更新
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基于 Xilinx VC709 FPGA 板卡的遥感图像智能处理系统
第一部分 设计概述1.1 设计目的近些年随着人工智能技术的发展，深度神经网络算法逐步在星载、机载等遥感数据处理中得到广泛应用...
+23
Xilinx-AMD
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weakish
4年前更新
124次阅读
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使用Xilinx ZYNQ FPGA实现复杂嵌入式系统，真的好用！
[导读] 基于ZYNQ实现复杂嵌入式系统非常便利，其应用领域也越来越广泛，本文来从对ZYNQ芯片架构的理解来谈谈个人体会俯瞰zynqZYN...
+2
Xilinx-AMD
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weakish
4年前更新
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FPGA经典开源项目
之前在github（https://github.com/troyguo/awesome-dv）上整理了一些开源的芯片类的项目，收获了很多人的点赞。这里再次拿出来分享给大家一起学习，共同进步，也欢迎大家到github上点star，或者有好的项目也欢迎提PR。Design/VerificationProjectIbex: http...
FPGA CPLD资料源码分享
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weakish
4年前更新
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Xilinx FPGA 时序约束中 set_output_delay如何约束？
上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...
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Xilinx-AMD
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weakish
4年前更新
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set_input_delay如何约束？
set_input_delay属于时序约束中的IO约束，我之前的时序约束教程中，有一篇关于set_input_delay的文章，但里面写的并不是很详...
+2
Xilinx-AMD
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weakish
4年前更新
72次阅读
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FPGA中的fast corner和slow corner是什么？
在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？
image...
Xilinx-AMD
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weakish
4年前更新
38次阅读
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Linux下FPGA开发工具ISE的环境变量设置
Xilinx ISE 工具版本Xilinx ISE软件有两个版本:数字格式和字母格式。数字版本是用于客户的软件版本。它的格式是<主版本号&g...
FPGA常见问题
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weakish
4年前更新
27次阅读
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FPGA知识汇集-值得收藏的Verilog代码风格1
01使用`include 编译器指令包含`include 编译器指令的文件用来在综合过程中将源文件的全部内容插人到另一个文件中，通常用于包含全局项目定义，不需要在多个文件中重复相同的代码。另一个应用举例是将部分代码插人到模块中，如下所示://文件test_bench_top . ...
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