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xilinx_wiki
8年前发布
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ViTeX配置-初始化定时为SelectMAP（/CS断言，忙断言）
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xilinx_wiki
8年前发布
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SRIO v5.5 – SWRITE事务不起作用，链接伙伴收到意外的数据包长度
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8年前发布
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2014.4.1 – Vivado部分重配置 – 7系列的SNAPPING_MODE ROUTING允许在中心时钟列周围发生违规
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xilinx_wiki
4年前更新
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7系列MIG DDR3 SRAM – DDR3接口的DCI VRP / VRN参考电阻值是多少？
描述MIG对DDR3接口使用SSTL15_T_DCI（DQ）和DIFF_SSTL15_T_DCI（DQS）。 7系列FPGA SelectIO资源用户指南声明“分离终端DCI使用两个电阻值（2R）的两个电阻创建一个戴维宁等效电路。”这导致VRN / VRP参考电阻为100欧姆，以实现50欧姆的戴维宁等效终端。 Virt...
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xilinx_wiki
8年前发布
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XST的设计助手 – 推理涉及专用Block RAM
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8年前发布
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Zynq-7000 SoC – PCIe串联启动
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xilinx_wiki
8年前发布
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2013.4 AXI互连 – 当互连包括数据宽度转换器时，ID信号丢失
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xilinx_wiki
8年前发布
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JESD204 – rxencommaalign信号的目的是什么？
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8年前发布
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Zynq-7000 SoC OS – 如何在Linux中确定CPU时钟频率？
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xilinx_wiki
8年前发布
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如何使用英特尔®Quartus®Prime编程器更改USB-Blaster的TCK频率？
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xilinx_wiki
8年前发布
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当CMD19正在进行时，Zynq-7000 SoC，SDIO – CMD13未正确处理
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xilinx_wiki
4年前更新
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Vivado HLS权威中文教程来了！
大家看翻译和审阅也知道这本书比较权威了吧，现在笔者免费分享《FPGA并行编程》，百度云链接如下：有人问c++什么教程比较好，配...
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