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kikong
他很忙，正在debug...
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kikong
3年前更新
269次阅读
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基于Xlinx的时序分析与约束（6）—-如何读懂vivado下的时序报告？
写在前面
在《基于Xlinx的时序分析与约束（3）----基础概念（下）》文章中写了一些时序分析的基础概念，同时还说了文章中提到的...
+8
FPGA常见问题
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kikong
3年前更新
80次阅读
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基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？
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写在前面
磨刀不误砍柴工
什么是时序分析？
+2
FPGA常见问题
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kikong
3年前更新
75次阅读
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基于Xlinx的时序分析与约束（2）—-基础概念（上）
目录
1、组合逻辑与时序逻辑
2、同步电路和异步电路
3、建立时间与保持时间
+1
FPGA常见问题
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kikong
3年前更新
82次阅读
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Verilog语法之`define、`undef
在这篇文章《从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）》中已经讨论过 `define 的一些用法，但不太深入，所以今天再说道说道。在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和...
FPGA常见问题
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kikong
3年前更新
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Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？
1、一般流程
Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了...
+5
FPGA常见问题
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kikong
3年前更新
65次阅读
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基于Xlinx的时序分析与约束（3）—-基础概念（下）
1、4种基本的时序路径
下图是一张典型的FPGA与上游器件、下游器件通信的示意图：
其可以划分为4条基本的数据路径，...
+3
FPGA常见问题
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kikong
3年前更新
134次阅读
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FPGA时序优化技术之重定时（Retiming）
介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...
+1
FPGA常见问题
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kikong
3年前更新
77次阅读
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基于Xlinx的时序分析与约束（4）—-主时钟约束
主时钟约束语法
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是...
+9
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kikong
3年前更新
201次阅读
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基于Xlinx的时序分析与约束（5）—-衍生时钟约束
衍生时钟约束语法
衍生时钟（Generated Clocks，又称为生成时钟）是指由设计中已有的主时钟通过倍频、分频或者相移等操作后产生...
+12
FPGA常见问题
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kikong
8年前发布
124次阅读
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LATTICE FPGA ECP3-17做4K30时SDI输出有问题
ECP3-17做4K30的HDMI接收，内部存储后SCALER，然后SDI输出。 当分辨率是4K30的时候，我缩放成1080P30,帧率转换后通过3G-SDI口1080P60输出正常。 当分辨率是1080P60时候，我仅仅做一个帧存储之后，通过3G-SDI口1080P60输出，发现只能是彩条的时候正常，如果输...
Lattice-莱迪斯
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kikong
3年前更新
155次阅读
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基于Xlinx的时序分析与约束（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题
写在前面
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给...
+18
FPGA常见问题
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kikong
4年前更新
113次阅读
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Xillinx的设计约束阅读整理
《适用于FPGA和SOC的UlteraFast设计方法指南》（UG949）
《Vivado Design Suite 用户指南：设计分析与收敛技巧》(UG906)
《Vivad...
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Xilinx-AMD
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