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jenmyliu
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jenmyliu
8年前发布
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LATTICE ECP3 DDR3 管脚绑定错误
正在做 ecp3-35-484+ 2pcs 4G ddr3 的项目，目前管脚评估的时候发现 add 13 14 15，布线阶段报错，换成其他管脚 比如J3，aa4，aa...
Lattice-莱迪斯
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jenmyliu
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基于易灵思FPGA的呼吸灯
基于FPGA的PWM实现一 .原理概述二 .代码实现一 .原理概述PWM，Pulse Width Modulation，脉冲宽度调制，也就是说脉冲波形的占空比是可以调节。呼吸灯顾名思义，随着呼吸的节奏，灯也是逐步变亮和变灭，这是两个步骤。我们将开始点亮和最亮这段时间，无限等分，...
易灵思(Elitestek)
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jenmyliu
4年前更新
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易灵思FPGA–设计笔录不间断更新
应用小技巧 软件设计部分 硬件设计部分
软件设计部分
1. DDR的硬核里有自动校准和OCT设置；
LPDDR最低可以跑100M，DDR最低可以跑...
易灵思(Elitestek)
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jenmyliu
4年前更新
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易灵思FPGA—LVDS资源使用
易灵思FPGA的LVDS设置使用一、LVDS概述二、IP调用三.代码定义小结一、LVDS概述LVDS，Low Voltage Differential Signaling，低...
易灵思(Elitestek)
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jenmyliu
4年前更新
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FPGA静态时序分析—IO口时序
1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛...
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FPGA常见问题
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jenmyliu
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FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法
VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...
FPGA常见问题
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jenmyliu
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FPGA入门-查找表结构和乘积项结构
查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线...
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FPGA常见问题
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jenmyliu
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FPGA开发流程每一环节的物理含义和实现目标
FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当...
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FPGA常见问题
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jenmyliu
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Xilinx 7 系列FPGA 的存储资源优势
设计中存储资源的使用 不同的用户可能需要不同容量的RAM来构建他们的特定应用。所以FGPA底层的RAM基块大小就是一个...
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FPGA常见问题
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jenmyliu
4年前更新
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FPGA学习-PL控制PS端DDR的设计
构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了...
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FPGA常见问题
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jenmyliu
4年前更新
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FPGA学习-从D触发器的角度说明建立和保持时间
从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，...
FPGA常见问题
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jenmyliu
4年前更新
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双线性插值算法公式分析及FPGA实现初步构架
一、双线性插值概述
双线性插值作为OpenCV中默认使用的图像缩放算法，其效果和速度都是不错的。并且效果也比较稳定，计算复杂度并不算太高。我看了很多网上的算法，自己也没看太懂，下面是从网上找的双线性插值 算法的讲解。 “图像的双线性插值放大...
FPGA常见问题
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