描述
实现后，运行“write_verilog -mode timesim”会写出用于时序仿真的Verilog网表。
但是，它基于UNISIM组件。
为什么会出现这种情况，因为时序仿真中引用了SIMPRIM库？
解
在Vivado中，Verilog SIMPRIM和UNISIM库组件由单个UNISIM组件集替换，其中附加块专门用于时序注释。
这是通过UNISIM源代码中的`ifdef XIL_TIMING启用的。
SIMPRIMS_VER是Verilog SIMPRIM映射到的逻辑库名称。
在ISE中，SIMPRIM库组件具有与UNISIM组件不同的名称（带有前缀X_）。
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