3.6时钟向导 –  v3.6时钟向导不记得我为CLK1,CLK2和CLK3输出定义的频率-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.6时钟向导 – v3.6时钟向导不记得我为CLK1,CLK2和CLK3输出定义的频率

描述

我通过CORE Generator生成了一个Clocking Wizard v3.6内核,有三个输出时钟。

当我重新打开CORE Generator项目(.cgp文件)然后尝试重新定制IP内核时,第2页上的所有三个输出频率设置都将重置为100MHz。

这不是要求的频率之一。

该工具确实记得我使用三个输出,但我必须重新输入输出频率。
这是一个已知的问题?

这是一个已知问题,应该记住频率。

此问题已在ISE版本14.4中提供的Clocking Wizard v3.6 rev2中得到修复

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