Vivado综合 – 错误:[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* .v”:*]-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado综合 – 错误:[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* .v”:*]

描述

Vivado Synthesis返回以下错误。我该如何解决这个问题?

错误:[Synth 8-2442]非网络端口I_CLK不能是模式输入[“* / demo.v”:40]

错误:[Common 17-69]命令失败:综合失败 – 请参阅控制台或运行日志文件以获取详细信息

发生这些错误是因为缺省网络类型由`default_nettype指令更改。

要解决该错误,请使用以下任一解决方案:

1)通过删除`default_nettype指令或使用指令“default_nettype wire”重新定义它来将默认网络类型设置为连线。

注意:受`default_nettype指令影响的文件与编译顺序有关。这将影响在获取指令之后编译的所有文件,直到另一个指令取代它。

2)明确地将输入端口声明为线路。

例如:

`default_nettype none

模块my_module


输入线clk,
输入线复位,
输入线data_in,
输出reg data_out
);

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