Vivado中串行I / O调试的发行说明和已知问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado中串行I / O调试的发行说明和已知问题

描述

此答复记录包含串行I / O调试核心的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。

此答复记录涵盖所有Vivado串行I / O调试核心。

有关所有版本的新功能和添加的器件支持的列表,请参阅Vivado工具中随核心提供的更改日志文件。

已知和已解决的问题

下表提供了Vivado串行IO调试的已知问题

注意: “找到的版本”列列出了首次发现问题的版本。

问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

答案记录 标题 找到版本
(Xilinx答复69206) 使用IN-System IBERT内核时,IBERT – RXOUTCLK频率加倍 2017.1
(Xilinx答复68998) UltraScale / UltraScale +参考时钟传播延迟问题 – IBERT检测问题和CPLL锁定问题 2017.1
(Xilinx答复67029) 使用收发器参考时钟作为调试内核(如IBERT)的系统时钟 所有
(Xilinx答复67536) IBERT – 如何使用Tcl显示BER /错误计数 所有
(Xilinx答复68131) IBERT GTH 2016.1无法设置PORT.GTTXRESET = 1 2016.1
(Xilinx答案68675) 如何将UltraScale + GTY FPLL与IBERT一起使用 所有

修订记录

9/8/2017 – 更新至2017.1

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