Vivado Synthesis  –  Vivado Synthesis如何处理进口核心网表?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado Synthesis – Vivado Synthesis如何处理进口核心网表?

描述

Vivado Synthesis如何处理导入的加密或非加密核心网表?

目前,Vivado Synthesis将实例化的内核视为黑盒子。

目前,Vivado Synthesis不会综合或优化加密或非加密的综合网表。

因此,XDC约束或综合属性不会对导入的核心网表上的综合产生影响。

此外,Vivado Synthesis目前不会读取核心网表并默认修改实例化组件。

未来版本将支持实例化网表的优化。

但是,Vivado Synthesis确实综合了安全的IP RTL,并且约束会影响综合结果。

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