14.2路由 – “错误:路由:471  – 此设计无法路由。路由器将无法继续。要评估问题,请使用fpga_editor。下面列出的网络无法路由。”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

14.2路由 – “错误:路由:471 – 此设计无法路由。路由器将无法继续。要评估问题,请使用fpga_editor。下面列出的网络无法路由。”

描述

在Virtex-6器件上发现了一个无法解决的问题,该器件涉及使用S和R端口的IDDR_2CLK原语,这导致使用REV引脚的配置不受支持和不可路由。

REV引脚存在于器件模型中,但没有路由资源,因此故障模式是不可路由的设计消息,没有详细信息:

错误:布线:471 –
这种设计是不可能的。路由器不会继续。要评估此问题,请使用fpga_editor。下面列出的网不能
路由:
不可路由的网络:GLOBAL_LOGIC1

使用正确的连接实例化IDDR将解决该问题。

此外,将在ISE 14.4中添加LIT DRC检查以通知错误的连接。

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