Virtex-7 FPGA GTH收发器，ACJTAG-IEEE 1149.6 – 工程样本（ES）芯片中的使用模式

描述

本答复记录讨论了Virtex-7 FPGA GTH初始ES和通用ES芯片中的IEEE 1149.6-ACJTAG使用模式。

解

配置完成后，要求CPLL和QPLL输入参考时钟有效并切换，并且在启用ACJTAG之前，CPLL / QPLL上电（CPLLPD = 1b0和/或QPLLPD = 1b0）。

此要求仅适用于实例化的收发器。对于未配置的器件或未实例化的收发器，没有要求。