该选项用于生成的时钟转换。也就是说，它的价值是：
- 0 -不转换
- 1 -转换；不报告
- 2 -转换；仅报告无法转换的顺序元素
- 3（默认）-转换；报告所有顺序元素
如果一个设计有一个由初始时钟控制的逻辑产生的内部时钟，SypPrimePro将尝试使用生成的时钟逻辑实现逻辑，该逻辑使用启用时启用的初始时钟。
随着生成的时钟优化，原始电路功能与初始时钟保持。它的优点之一是使用同一个时钟来实现所有逻辑，以简化静态时序分析。另一个优点是节省了主时钟资源，因为使用较少的时钟信号。选项的默认设置为3，即启用。因此，SypPrimePro将默认执行优化。但在某些情况下，优化将带来不必要的副作用较慢的设计性能。
例如，如果生成的时钟是初始时钟的除法器输出。它的频率应该低于初始时钟。如果生成时钟逻辑是复杂的，初始时钟的频率可能不容易满足。您可能需要使用多循环偏好来减轻性能要求。如果在生成的时钟和初始时钟上没有数据路径，或者它们在设计中被当作异步路径，则可以禁用优化（即，固定生成时钟设置为0）。然后，对于生成的时钟逻辑，将使用较低的频率约束来简化时序要求。
有关此选项的更多细节，请参阅第7章：指定设计级优化-&优化文档中生成的时钟。SyopSys- FPGA合成SyPrimePro用于点阵用户指南.
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