我的PAC设计器项目中的一个输出引脚现在被指定为一个节点。为什么它会改变,我如何将它变回输出?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

我的PAC设计器项目中的一个输出引脚现在被指定为一个节点。为什么它会改变,我如何将它变回输出?

PAC设计器LoGuiBudier软件不应该将输出指定为节点,这是软件早期版本中的一个问题。这个任务的一个PAC设计器项目被破坏,不能在PAC设计器中被固定。建议升级到PAC DESGIENER版本6.2或更新。

请登录后发表评论

    没有回复内容