Virtex-7 FPGA GTH收发器的设计咨询 – 通用工程样片（ES）芯片的属性更新，问题和解决方法

描述

此答复记录包含有关Virtex-7 FPGA GTH收发器通用工程样品（ES）芯片的属性设置，问题和解决方法的信息。

解

1. GTH收发器属性更新

该表显示了该GTH芯片可靠运行所需的属性更新。

使用ISE 14.4 / Vivado 2012.4时，7系列FPGA收发器向导的v2.4应用于生成下面的通用ES GTH设置。某些属性（如RXCDR_CFG，BIAS_CFG，QPLL_CFG和QPLL_CLKOUT_CFG）可能仍需要在包装器上手动设置。

ISE 14.5 / Vivado 2013.1中向导的V2.5生成除RX_DFE_KL_CFG，QPLL_CFG，QPLL_CLKOUT_CFG和QPLL_LOCK_CFG之外的所有属性，它还包括（Xilinx答复53779）中涵盖的更新的RX复位序列和（Xilinx中涵盖的TX同步控制器更改） 答案55009） 。

ISE 14.6 / Vivado 2013.2中向导的V2.6生成除QPLL_CFG，QPLL_CLKOUT_CFG和QPLL_LOCK_CFG之外的所有本机属性。

有关向导版本支持的不同芯片修订版的信息，请参阅（Xilinx答复46048） 。

GTH属性

笔记：

1. 可编程，设置为800 mV。
2. 为了仿真加速，需要将CFOK_CFG设置为不同的值。有关详细信息，请参阅（Xilinx答复47318） 。
3. 不支持RXCDRLOCK端口。建议验证传入的数据。
4. 默认PCS_RSVD_ATTR [8] = 1’b0表示OOB断电。对于PCI Express，SATA / SAS等应用，OOB电路必须上电（1’b1）。对于不使用OOB的设计，RXELECIDLEMODE [1：0]必须设置为2’b11且RXBUF_RESET_ON_EIDLE必须设置为FALSE。
5. RXCDR_CFG设置是初步的，正在进行表征。最终设置将在可用时添加。
6. 此设置用于支持带有SSC的REFCLK PPM的SATA要求：+/- 700PPM，33KHz FM三角调制为-5000PPM。
7. 只有在11.85至12 GHz范围内的频率才需要修改07/29/2013修订版。请注意，在8到11.3 GHz的频率范围内，该值从16’h05E8变为16’h01E8，但这些在此频率范围内是等效的。

GTH港口

笔记：
1.在DFE模式下，AGC和KL低频环路设置为适应模式。
2.在LPM模式下，KH和KL循环设置为适应模式。

2.使用模式

2.1。 GTHE2_COMMON / BIAS_CFG使用模型更改

一般使用模式：

BIAS_CFG是GTHE2_COMMON模块的一个属性，其值取决于驱动通道的PLL，属性表中包含正确的QPLL设置。但是，要传播正确的BIAS_CFG，必须遵循以下使用模式。否则，BIAS_CFG将在软件模型中错误地设置为64’h0000000000000000。

要在使用7系列GTH收发器向导v2.1或更早版本时使用正确的BIAS_CFG值，请执行以下步骤：

1. 即使在该Quad中未使用QPLL，也要在设计中使用的每个Quad中实例化GTH2_COMMON。
2. 在包装器或UCF中定义BIAS_CFG的正确值。

注意：如上所述设置BIAS_CFG后，所需的最小连接数使得工具不会优化GTHE2_COMMON块，如下所示：

1. GTHE2_COMMON端口GTREFCLK0应连接到输入参考时钟。
2. GTHE2_COMMON端口QPLLOUTCLK应连接到GTHE2_CHANNEL端口QPLLCLK（四通道上所有使用的通道）。
3. GTHE2_COMMON端口QPLLREFCLKSEL应为3’b001。

GTHE2_COMMON实例化应在Verilog的gtwizard_v2_1.v文件或VHDL的gtwizard_v2_1.vhd中完成（gtwizard_v2_1是默认名称，将替换为用户在v2.1向导的第1页上为设计提供的名称） 。可以从使用QPLL的向导示例设计获得GTHE2_COMMON实例化（附加示例“gt_wizard_v2_2.v”和“gt_wizard_v2_2.vhd”文件以显示实例化两个GTHE2_COMMON的示例）。

在ISE 14.2 / Vivado 2012.2工具或更高版本中使用7系列GTH收发器向导v2.2或更高版本时，将自动实例化GTHE2_COMMON模块。

时钟转发使用模式：

此使用模式要求适用于满足以下标准的任何现有设计，或适用于任何采用Virtex-7 GTH收发器的新设计。遵循此使用模式将确保传播正确的BIAS_CFG设置，从而提高TX抖动性能。

• 参考时钟从一个Quad转发（基本上只使用IBUFDS_GTE2，此Quad不在设计中使用）到另一个Quad
• GTH收发器以-2和-3线路速率运行
• 参考时钟的电压摆幅小于400 mV（差分峰峰值）

还应实例化IBUFDS_GTE2所在的参考时钟源Quad中的GTHE2_COMMON模块，并且应在包装器或UCF中使用属性表中提到的BIAS_CFG值。使用7系列FPGA收发器向导的v2.5时，不会自动实现此使用模式。

2.2。终止使用模式

有关不同的RX终端使用模式，请参阅（Xilinx答复50146） 。

2.3。 ACJTAG使用模式

有关ACJTAG使用模式的详细信息，请参阅（Xilinx答复52431） 。

2.4。缓冲旁路模式

有关最新的缓冲区旁路属性，请参阅（Xilinx答复47492） 。

2.5。 RX复位序列

有关RX复位序列的要求，请参阅（Xilinx答复53779） 。生产芯片需要更新的序列，但也可以在ES芯片上使用。使用7系列FPGA收发器向导的v2.5时，会自动包含此复位序列。

2.6。 TX同步控制器更改

有关在缓冲旁路模式下相位对齐的TX同步控制器更改的详细信息，请参阅（Xilinx答复55009） 。这在7系列FPGA收发器向导的v2.5中得到修复。

修订记录

03/11/2014 – 将表中的RX_DFE_GAIN_CFG值从23’h0000C0更正为23’h0020C0。向导已经正确设置它
2014年1月20日 – 将RXOSINTCFG和RXOSINTEN从属性表移动到ports表
09/10/2013 – 更正了RX_DFE_KL_LPM_KH_CFG0，RX_DFE_AGC_CFG1，RX_DFE_GAIN_CFG值的属性表中的差异
07/29/2013 – 更新了11.85和12 GHz之间频率范围的QPLL_CFG值。没有其他频率受到影响。
04/12/2013 – 更新了GTHE2_COMMON / BIAS_CFG使用模式，包括时钟转发和添加的RX复位序列，TX同步控制器部分
03/26/2013 – 更新了RX_DFE_KL_CFG设置
03/07/2013 – 更新了LPM端口设置，使其处于适应模式，将QPLL_CFG设置从“线路速率”更改为QPLL频率
02/14/2013 – 为PCIe Gen3添加了RXCDR_CFG设置，更新后的DFE端口设置处于适应模式
01/10/2013 – 更新了QPLL_CFG设置
01/07/2013 – 更新了BIAS_CFG，QPLL_CFG设置并将QPLL_CLKOUT_CFG添加到表中。
12/12/2012 – 为SATA SSC添加了RXCDR_CFG设置，在不使用OOB时添加了关于RXELECIDLEMODE / RXBUF_RESET_ON_EIDLE的注释，并删除了勘误表中已涵盖的眼睛扫描项目。
10/25/2012 – 为加扰/未加扰的8B / 10B和非8B / 10B模式添加/更新了RXCDR_CFG设置。
10/16/2012 – 添加了ACJTAG和缓冲旁路使用模式。为属性设置添加了对收发器向导2.3版的引用。
10/11/2012 – 升级为设计咨询，并将标题更新为“General ES silicon”;删除了“RXOUTCLK端口”勘误项目，因为它不再适用于此硅版本
09/28/2012 – 更新了RXCDR_CFG设置
09/06/2012 – 初始版本

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