AXI DMA  – 为什么我的传输限制在看似任意的长度?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

AXI DMA – 为什么我的传输限制在看似任意的长度?

描述

我正在尝试使用AXI DMA将大量流数据包传输到内存。

我已根据“产品指南”中的核心建议设置了核心 (即FIFO深度,突发长度和发布限制),但对于超过特定限制的传输,总线上没有活动。

为什么会这样?我该如何解决这个问题?

尽管名称如此,但C_SG_LENGTH_WIDTH参数定义了Scatter Gather Register Direct模式的LENGTH寄存器的宽度。

如果您处于寄存器直接模式并且正在尝试进行非常大的传输,则C_SG_LENGTH_WIDTH参数默认值可能太小而不能支持您想要执行的传输长度(即使您对LENGTH寄存器使用看似合法的值) 。

确保正确设置此参数。

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