描述
设计咨询是针对对当前正在进行的设计非常重要且被选择包含在Xilinx警报通知系统中的问题而创建的。
本设计咨询涵盖Artix-7器件以及影响Artix-7 FPGA设计的相关问题。
解
设计咨询于2017年4月17日提醒
| （Xilinx答复69034） | 针对7系列，UltraScale和UltraScale +的设计咨询，2016年之前Vivado的所有版本均未包含差分I / O标准的飞行时间延迟。 |
设计咨询于2016年10月31日提醒
| （Xilinx答复68006） | Xilinx设计工具（Vivado，SDAccel，SDSoC）2016.1和2016.2的设计咨询write_bitstream – 多线程可能导致配置存储单元设置不正确 |
设计咨询于2016年3月28日提醒
| （Xilinx答复66173） | Vivado 2015.4的设计咨询 – Vivado定时WNS警报 – BUFR到BUFG时钟路径上缺少定时弧导致板上的保持违规 |
设计咨询于2014年11月10日发布
| （Xilinx答复62631） | Vivado 2014.3的设计咨询 – 程序eFUSE注册7系列和UltraScale FPGA的操作失败 |
设计咨询于2014年6月16日提醒
| （Xilinx答复59294） | 设计咨询GT向导 – CPLL会在7系列收发器的上电时导致功率峰值上升 |
设计咨询于2014年5月26日提醒
| （Xilinx答复60356） | 7系列FPGA收发器向导v3.2或更早版本的设计咨询 – 必需的XDC约束更新 |
| （Xilinx答案60489） | 7系列FPGA收发器向导v3.2或更早版本的设计咨询：GTH / GTP生产RX复位序列可能卡住 |
设计咨询于2014年4月21日提醒
| （Xilinx答复51369） | 基于协议特性，针对SATA的RXCDR_CFG设置更新了Artix-7 FPGA GTP收发器的设计咨询 |
设计咨询于2014年1月27日提醒
| （Xilinx答复58162） | Artix-7 FPGA线焊封装器件的设计咨询 – 当使用GTP收发器时，SelectIO禁止引脚列表 |
设计咨询于2013年9月16日提醒
| （Xilinx答复57193） | Artix-7，Kintex-7，Virtex-7，Zynq-7000封装的设计咨询 – 7系列热阻值（Theta-JA，Theta-JB和Theta-JC）正在更新，具有更准确的值，许多哪些是实质性的改变 |
设计咨询于2013年8月26日提醒
| （Xilinx答复57045） | Artix-7 / Kintex-7的设计咨询 – 当CFGBVS设置为Bank 0的VCCO时，则Bank 14和15的配置限制为3.3V或2.5V |
设计咨询于2013年8月19日提醒
| （Xilinx答复55009） | 7系列FPGA GTX / GTH / GTP收发器的更新设计咨询 – 用于缓冲旁路模式的相位对齐的TX同步控制器更改，带有到IP的应答记录的链接 |
设计咨询于2013年5月20日提醒
| （Xilinx答复55009） | 7系列FPGA GTX / GTH / GTP收发器的更新设计咨询 – 用于缓冲旁路模式的相位对齐的TX同步控制器更改，带有到IP的应答记录的链接 |
设计咨询于2013年5月13日提醒
| （Xilinx答复55366） | 7系列FPGA GTX / GTH / GTP收发器的设计咨询 – 收发器向导设置次优RX终端使用模式 |
| （Xilinx答复55791） | 7系列FPGA收发器向导的设计咨询 – 向导v2.5所需的更新 |
| （Xilinx答复51369） | 更新了Artix-7 FPGA GTP工程样本（ES）芯片的设计咨询，其中包含有关ISE 14.5 / Vivado 2013.1中GT向导v2.5的信息，并更新了RXLPM_OSINT_CFG值。 |
设计咨询于2013年4月15日提醒
| （Xilinx答复51369） | 更新了具有RX_OS_CFG值的Artix-7 FPGA GTP工程样片（ES）芯片的设计咨询，并在时钟转发和TX同步控制器更改部分时添加了RX复位序列，GTPE2_COMMON / BIAS_CFG使用模式 |
设计咨询于2013年4月3日提醒
| （Xilinx答复55009） | 7系列FPGA GTX / GTH / GTP收发器的设计咨询 – 用于缓冲旁路模式下相位对齐的TX同步控制器更改 |
设计咨询于2013年2月4日提醒
| （Xilinx答复53561） | Artix-7 FPGA GTP收发器的设计咨询 – 生产硅的RX复位序列要求 |
设计咨询于2013年1月21日提醒
| （Xilinx答复51369） | Artix-7 FPGA GTP工程样片（ES）芯片的更新设计咨询，具有八分之一速率的RXCDR_CFG设置，SATA SSC和添加的PMA_RSV2到表中 |
设计咨询于2012年12月24日提醒
| （Xilinx答复51369） | 使用最新的BIAS_CFG设置更新了Artix-7 FPGA GTP工程样本（ES）芯片的设计咨询，并添加了OOB使用模式 |
设计咨询于2012年11月5日提醒
| （Xilinx答复51369） | 针对Artix-7 FPGA GTP收发器的更新设计咨询，包括通用工程样品（ES）芯片 |
设计咨询于2012年10月29日提醒
| （Xilinx答复52193） | 7系列BPI多重引导的设计咨询 – 当发生回退时，闪存访问始终处于BPI异步模式 |
设计咨询于2012年10月1日提醒
| （Xilinx答复51369） | 针对Artix-7 FPGA GTP收发器的最新设计咨询初始工程样本（ES）芯片具有最新的GTP属性值和增加的缓冲旁路使用模式 |
设计咨询于2012年9月24日提醒
| （Xilinx答复51369） | 针对Artix-7 FPGA GTP收发器的更新设计咨询 – 具有最新GTP属性值的初始工程样本（ES）芯片的属性更新，问题和解决方法 |
设计咨询于2012年9月10日提醒
| （Xilinx答复51580） | 14.1 / 14.2时序分析7系列FPGA的设计咨询 – 用于PERIOD约束分析的Block RAM（BRAM）或FIFO组件的时钟到达时间不正确 |
Design Advisories于2012年8月27日发出警告
| （Xilinx答复51369） | Artix-7 FPGA GTP收发器的设计咨询 – 初始工程样品（ES）芯片的属性更新，问题和解决方法 |
| （Xilinx答复51017） | Artix-7 GTP收发器上电/断电设计咨询 |
修订记录
| 14年5月26日 | 已添加60356,60489 |
| 14年4月4日 | 更新51369 |
| 14年1月23日 | 新增58162 |
| 13年9月12日 | 已添加57193 |
| 13年8月19日 | 已添加57045 |
| 13年8月16日 | 更新55009 |
| 13年5月16日 | 更新55009 |
| 13年5月13日 | 添加了55366和55791，更新了51369 |
| 13年4月12日 | 更新51369 |
| 13年4月3日 | 新增55009 |
| 13年1月31日 | 已添加53561 |
| 13年1月18日 | 更新51369 |
| 12年12月19日 | 更新51369 |
| 12年11月1日 | 更新51369 |
| 12年10月25日 | 已添加52193 |
| 12年9月28日 | 更新51369 |
| 12年9月18日 | 更新51369 |
| 12年9月10日 | 已添加51580 |
| 12年8月23日 | 初始发行 |
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