Vivado – “write_verilog”命令带有“-rename_top”选项不起作用

描述

使用命令“ write_verilog -rename_top <new_entity_name> <HDL_netlist> .v ”时，创建的Verilog文件不会重命名实体/模块。

解

这是正确的行为。

“write_verilog”命令的“ -rename_top ”选项仅适用于“ -mode funcsim / timesim ”。

write_verilog的默认选项是“ -mode design ”。

对于VHDL命令“ write_vhdl ”，默认模式选项为“ -mode funcsim ”，因此使用相同的命令参数，该工具将重命名实体/模块：

“ write_vhdl -rename_top <new_entity_name> <HDL_netlist> .vhdl ”。