14.1 Zynq-7000  – 为什么在使用反馈时钟时QSPI编程不工作?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

14.1 Zynq-7000 – 为什么在使用反馈时钟时QSPI编程不工作?

描述

当编程或操作时钟频率大于FQSPICLK2的QSPI器件时(见DS187),MIO [8](qspi_sclk_fb_out)只能浮动或连接到PCB上的上拉/下拉电阻,以及Quad-SPI必须启用外部环回。

在使能反馈时钟模式的QSPI时,检查MIO [8]引脚是否未连接到Zynq TRM中所述的任何其他电阻或容性负载。

要使用大于FQSPICLK2的时钟可靠地编程QSPI:

  • 确保MIO [8](qspi_sclk_fb_out)浮动或连接到PCB上的上拉/下拉电阻,并启用Quad-SPI外部环回。 MIO [8]必须没有任何额外的负载。

使用小于FQSPICLK2的QSPI时钟可靠地编程QSPI:

  • 确保工作频率(QSPI接口时钟)低于FQSPICLK2(参见DS187)。
  • 确保禁用QSPI外部环回(请参阅Zynq TRM中的qspi.LPBK_DLY_ADJ寄存器)。
  • 禁用反馈模式允许MIO [8]与额外加载一起使用。
请登录后发表评论

    没有回复内容