14.x PlanAhead  – 在时序检查显示中,MaxSkew时序违规未突出显示为红色-Xilinx-AMD社区-FPGA CPLD-ChipDebug

14.x PlanAhead – 在时序检查显示中,MaxSkew时序违规未突出显示为红色

描述

在PlanAhead工具的计时窗口中,如果存在任何时间违规,则该项目将以红色突出显示。但是,时间窗口仅突出显示设置和保持违规(即红色)。

有关示例,请参阅解决方案部分中的屏幕截图。

1.png
1.png
图片[2]-14.x PlanAhead  – 在时序检查显示中,MaxSkew时序违规未突出显示为红色-Xilinx-AMD社区-FPGA CPLD-ChipDebug

在上面的屏幕截图中,您可以看到MAXSKEW未突出显示,但约束有违规。

与失败约束关联的数字是正确的,并且正确突出显示失败约束,但不突出显示约束类别(MAXSKEW)。

这个突出问题已在Vivado集成设计环境中得到修复。

请登录后发表评论

    没有回复内容