LogiCORE IP XAUI，Vivado，7系列 – XAUI示例设计中可能会出现时序故障

描述

如果针对7系列FPGA，XAUI核心示例设计中可能会出现时序故障。

解

要解决此问题，可以将核心约束放置在靠近所选GT的位置。

在XDC文件中，可以使用以下区域组之一：

A.创建切片范围区域组：

create_pblock pblock_xaui_block
add_cells_to_pblock [get_pblocks pblock_xaui_block] [get_cells -quiet [list xaui_block]]
resize_pblock [get_pblocks pblock_xaui_block] -add {SLICE_XnnnYnnn：SLICE_XnnnYnnn}

（其中SLICE_XnnnYnnn：SLICE_XnnnYnnn是将核心放置在GT附近的适当范围）。

B.如果需要时钟区域而不是切片范围，可以使用以下内容：

create_pblock pblock_xaui_block
add_cells_to_pblock [get_pblocks pblock_xaui_block] [get_cells -quiet [list xaui_block]]
resize_pblock [get_pblocks pblock_xaui_block] -add {CLOCKREGION_X1Y2}

（其中XnYn是与GT相邻的时钟区域的适当数字）。