14.1  – 图形设计视图GUI显示不正确的时钟值-Xilinx-AMD社区-FPGA CPLD-ChipDebug

14.1 – 图形设计视图GUI显示不正确的时钟值

描述

使用XPS 14.1时,图形设计视图中的时钟值不正确。

对于SP605,PCIe IP内核的AXI_ACLK信号应为62.5MHz,但设计视图显示的值为125MHz。

仅在PCIe内核中使用MMCM实例作为系统时钟时才会出现此问题。

当设计中包含单独的时钟发生器内核时,不会发生此错误。

AXI_ACLK的值为62.5MHz。

GUI将其显示为125MHz,因为除了Spartan-6之外的所有器件都是(每个DS820)。

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