描述
本发行说明适用于ISE Design Suite 14.2中发布的XADC向导v2.1和Vivado 2012.2工具中发布的XADC向导v2.2。
它包含以下信息：
- 一般信息
- 新功能
- Bug修复
- 已知的问题
- 器件支持
解
一般信息
XADC向导v2.1和v2.2支持7系列和Zynq器件。您可以使用向导自定义I / O端口使用情况，用户警报和阈值以及通道序列器。
v2.1和v2.2中的新功能
v2.1和v2.2中没有新功能。
修复了v2.1和v2.2中的错误
v2.1和v2.2中没有错误修复。
已知问题v2.1
目前没有针对v2.1 XADC向导的已知问题。
已知问题v2.2
在v2.2 XADC向导中有两个已知问题。
1）在运行XADC向导示例设计的时序仿真时，Vivado工具可能会对设置时间发出警告。
这是由于DADDR和RESET输入的路由延迟以及时钟复位。
2）由于实例名称INST为大写，Vivado工具在实现Verilog项目时发出类似于以下内容的严重警告：
严重警告：[Designutils 20-1275]无法在模块’core’中找到cell’inst’
要解决此问题，请在<component_name> .v中将INST更改为inst。
修订记录
7/25/2012 – 初始版本
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