EFB WISBONE接口读写事务似乎没有正确地模拟。

EFB WISHOBE接口的读写事务显示在TN1246（2012年6月）图17-3和17-4中。这些数字显示“WByAcxIO”在标称1时钟延迟之后关于“WBSSTBI i”的断言。然而，在一些功能模拟中，客户看到一个明显的不匹配，“WBAKAXIO”立即出现。

文件是正确的。然而，一个小的住宿是必要的，以避免在功能模拟中的模拟失配。

仿真模型期望在WBSSTBTI和WBYCYCKI输入上有有限的传播延迟（CLK-GT；OUT）。然而，在功能模拟中，通常只有δ延迟。（定时模拟包含足够的传播延迟来避免这个问题。）

解决方案是向电路的WBYCycI i和WBSSTBJI断言赋值增加100PS的延迟，以解决该模拟失配。下面的例子假定WBLyCycIIGEN是由您的逻辑生成的，例如来自SSM：

Verilog示例：
分配WBYCycII=α0.100 WBCyCycIIGEN；
（假设时间刻度为1纳秒/ 100 ps）

VHDL示例：100BPS后WBCycClI＝WBYCycIIGEN；

另外，确保您的逻辑监视器为WByAcKyo，并且立即断言WByCycCI和WBSSTBI I。

通过这些更改，您应该看到模拟与硬件和硬件匹配。在MACHXO2器件中使用用户闪存和硬化控制功能参考指南TN1246图表。