RXAUI v2.3,Vivado  –  Verilog模块的潜在命名冲突-Xilinx-AMD社区-FPGA CPLD-ChipDebug

RXAUI v2.3,Vivado – Verilog模块的潜在命名冲突

描述

生成RXAUI核心后,其加密的HDL将传送到Vivado工具项目中;这包括许多Verilog HDL模块。

如果项目中的其他HDL恰好使用与RXAUI核心相同的模块名称,那么在综合项目时,只会编译同名的最后一个模块,这会导致项目损坏。

如果使用RXAUI内核,请避免在Vivado工具项目中使用以下模块名称:

  • rxaui_utils
  • rxaui_deskew
  • marvell_align
  • dune_align
  • dune_tx_k_substitute
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