13.4 BitGen  – 错误:PhysDesignRules:10  – 网络完全取消路由。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.4 BitGen – 错误:PhysDesignRules:10 – 网络完全取消路由。

描述

我有一个悬挂输出,锁定到一个站点。

BitGen报告了以下错误:

图片[1]-13.4 BitGen  – 错误:PhysDesignRules:10  – 网络完全取消路由。-Xilinx-AMD社区-FPGA CPLD-ChipDebug错误:PhysDesignRules:368 – 信号<redun_OBUF>不完整。信号不是由设计中的任何源引脚驱动的。
错误:PhysDesignRules:10 – 网络<redun_OBUF>完全取消路由。

错误:Bitgen:25 – DRC检测到2个错误和16个警告。有关详细信息,请参阅先前显示的个别错误或警告消息。

输出“redun”悬空。

要解决此问题,请删除输出的LOC约束或为输出分配值。

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