14.1 EDK  – 时钟发生器4.03a产生无效的HDL-Xilinx-AMD社区-FPGA CPLD-ChipDebug

14.1 EDK – 时钟发生器4.03a产生无效的HDL

描述

当clock_generator配置为CLKOUT5_BUF = TRUE时,会发生以下错误。
错误:HDLCompiler:69 – “/proj/xhd_edk_tools/users/jaipalr/EDK/reg/hdl_error/2/hdl/elaborate/clock_generator_0_v4_03_a/hdl/vhdl/clock_generator.vhd”第676行:<sig_mmcm0_false>未声明。
错误:HDLCompiler:854 – “/proj/xhd_edk_tools/users/jaipalr/EDK/reg/hdl_error/2/hdl/elaborate/clock_generator_0_v4_03_a/hdl/vhdl/clock_generator.vhd”第61行:单元<结构>由于先前的错误而被忽略。
错误:EDK:546 – 中止XST流程执行!
信息:EDK:2246 – 参考
/ PROJ / xhd_edk_tools /用户/ jaipalr / EDK / REG / hdl_error / 2 /综合/ system_clock_
generator_0_wrapper_xst.srp了解详情
运行NGCBUILD ……
信息:EDK:3509 – 不应修改NCF文件,因为它们将被重新生成。
如果需要覆盖任何约束,则应通过修改来完成
data / system.ucf文件。
重建缓存…
错误:EDK:440 – platgen因错误而失败!
make:*** [implementation / system_proc_sys_reset_0_wrapper.ngc]错误2
完成!

这是时钟发生器IP的一个已知问题,将在14.2版工具中修复。

作为解决方法,您可以恢复到13.4,或者将旧版本的Clock Generator内核带入您的设计中。

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