描述
此答复记录包含CPRI LogiCORE IP的发行说明和已知问题,包括以下内容:
- 一般信息
- 已知和已解决的问题
- 修订记录
本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。
有关过去的已知问题日志和ISE支持信息,请参阅XTP025 – IP版本说明指南 。
CPRI LogiCORE IP页面:
https://www.xilinx.com/content/xilinx/en/products/intellectual-property/do-di-cpri.html
解
一般信息
支持的器件可在以下三个位置找到:
- CPRI LogiCORE IP产品指南
- CPRI LogiCORE IP
- 打开Vivado工具 – > IP目录 ,右键单击IP并选择Compatible Families 。
CPRI硬件演示设计
CPRI演示设计支持KC705,VC709,ZC706,AC701,KCU105,VCU108和ZCU102板。
他们可以通过CPRI会员休息室进入:
https://www.xilinx.com/member/cpri_eval/index.htm
有关所有版本的新功能和添加的器件支持的列表,请参阅Vivado设计工具中的核心可用的更改日志文件。
版本表
此表将核心版本与Vivado设计工具发行版本,兼容的CPRI规范版本和更改日志答案记录相关联
核心版本 | Vivado工具版 | CPRI规格版 | Vivado IP更改日志 | IP补丁 | |
---|---|---|---|---|---|
v8.9 | 2018.1 | V7.0 | (Xilinx答案70699) | ||
v8.8(Rev 1) | 2017.4 | V7.0 | (Xilinx答复70386) | ||
v8.8 | 2017.3 | V7.0 | (Xilinx答复69903) | ||
v8.7(Rev 3) | 2017.2 | V7.0 | (Xilinx答复69326) | (Xilinx答复70210) | |
v8.7(Rev 2) | 2017.1 | V7.0 | (Xilinx答复69055) | ||
v8.7(Rev 1) | 2016.4 | V7.0 | (Xilinx答复68369) | (Xilinx答复68427) | |
V8.7 | 2016.3 | V7.0 | (Xilinx答复68021) |
|
|
v8.6(Rev 1) | 2016.2 | V7.0 | (Xilinx答复67345) | (Xilinx答复68300) | |
8.6版本 | 2016.1 | V7.0 | (Xilinx答复66930) | ||
v8.5(Rev 1) | 2015.4 | V6.1 | (Xilinx答复66004) | (Xilinx答复68282) | |
V8.5 | 2015.3 | V6.1 | (Xilinx答复65570) | ||
v8.4(Rev 1) | 2015.2 | V6.0 | (Xilinx答复65077) | ||
V8.4 | 2015.1 | V6.0 | (Xilinx答复64619) | ||
v8.3(Rev.2) | 2014年4月1日 | V6.0 | (Xilinx答复63724) | ||
v8.3(Rev.1) | 2014.4 | V6.0 | (Xilinx答复62882) | ||
V8.3 | 2014.3 | V6.0 | (Xilinx答复62144) | ||
v8.2(Rev.1) | 2014.2 | V6.0 | (Xilinx答复61087) | ||
V8.2 | 2014.1 | V6.0 | (Xilinx答复59986) | ||
V8.1 | 2013.4 | V5.0 | (Xilinx答复58670) | ||
V8.0 | 2013.3 | V5.0 | (Xilinx答复58605) | ||
V7.0 | 2013.1 | V5.0 |
已知和已解决的问题
下表提供了CPRI LogiCORE IP的已知问题,从v7.0开始,最初在Vivado 2013.1中发布。
注意: “找到的版本”列列出了首次发现问题的版本。
问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。
答案记录 | 标题 | 版 发现 |
版 解决 |
---|---|---|---|
(Xilinx答复71115) | CPRI v8.8 Rev 1 – 运行示例设计仿真时,pcs_rxdata_chX为“x” | v8.8 rev1 | v8.9 |
(Xilinx答复70385) | CPRI v8.8 – 补丁更新,GTY支持xcku15p ffva1760和ffve1760 | v8.8 | v8.8 rev1 |
(Xilinx答复69056) | CPEC v8.7 Rev 2 – 64b / 66b在FEC线路速率上未启用加扰 | v8.7 rev2 | v8.7 rev3 |
(Xilinx答案68530) | CPRI v8.7 Rev 1 – 对于某些UltraScale和UltraScale +器件,如果使用9.830G和线路速率选项生成内核,则RX和TX输出时钟不会受到正确约束。 | v8.7 rev1 | v8.7 rev2 |
(Xilinx答案68529) | CPRI v8.7 Rev 1 – 在支持24,330.24 Mbps线路速率的内核中,8B10B编码线路速率不支持加扰。 | v8.7 rev1 | v8.7 rev2 |
(Xilinx答案68510) | CPRI v8.7 Rev 1 – 64b66b控制块编码错误 | v8.5 rev1 | v8.7 rev2 |
(Xilinx答复67215) | CPRI v8.6 – 当CPRI内核使用来自另一个CPRI内核的共享逻辑时,通用配置和发送报警寄存器中的软件复位位31不会清零。 | V8.4 | v8.6 rev1 |
(Xilinx答复66971) | CPRI v8.5 Rev1 – CPRI自动协商可以使用UltraScale收发器中的CPLL挂起 | v8.5rev1 | 8.6版本 |
(Xilinx答复64739) | CPRI v8.4 – 当我使用收发器调试引脚访问UltraScale DRP端口时,为什么会看到不正确的行为? | V8.4 | V8.5 |
(Xilinx答复60818) | CPRI v8.2 – [Vivado 12-1387]找不到set_max_delay约束的有效对象 | V8.2 | V8.3 |
(Xilinx答复62510) | CPRI v8.1 – 以太网eth_rx_frame_count有时会被卡住。 | V8.1 | v8.2 rev2 |
(Xilinx答复55952) | CPRI v7.0 – MMCM输出时钟更改 | V7.0 | V8.0 |
(Xilinx答复57046) | CPRI v7.0 – 来自CPRI的AXI端口与IPI外部端口不匹配 | V7.0 | V8.3 |
一般指导
下表提供了使用CPRI LogiCORE IP时FPGA收发器的已知问题和设计建议。
答案记录 | 标题 |
---|---|
(Xilinx答复57487) | UltraScale FPGA收发器向导 – 适用于Vivado 2013.4及更新版本的发行说明和已知问题 |
(Xilinx答复59294) | 7系列GT向导的设计咨询 – CPLL导致7系列GT上电时出现功率峰值** |
(Xilinx答复53561) | Artix-7 FPGA GTP收发器的设计咨询:生产硅的RX复位序列要求 |
(Xilinx答复53779) | Virtex-7 FPGA GTH收发器的设计咨询 – 生产硅的RX复位序列要求 |
(Xilinx答复55009) | 7系列GTX / GTH / GTP收发器的设计咨询 – 用于缓冲旁路模式下相位对齐的TX同步控制器更改 |
** (Xilinx答复59294)详细介绍了7系列GT收发器可能出现的上电问题。 2014.3版本的CPRI核心将包含一个变通方法。
为避免此问题,请确保当器件以6144Mbps及以下的线路速率上电时,收发器存在参考时钟。
修订记录
2018年6月8日 | 已添加70210 |
2018年5月10日 | 已添加71115 |
2018年1月15日 | 已添加70385 |
2017年4月19日 | 已添加69056 |
2017年1月16日 | 添加了68529和68530 |
2017年1月10日 | 新增68610 |
2016年5月23日 | 已添加67215 |
2016年4月6日 | 已添加66971 |
2016年2月25日 | 已添加66402 |
2016年1月14日 | 添加了CPRI规范版本 |
2015年6月15日 | 添加了64739和62510 |
2015年2月28日 | 已添加63622 |
2015年2月28日 | 新增57487 |
2014年9月3日 | 已添加59294 |
2014年5月27日 | 已添加60818 |
2013年12月3日 | 已添加55952 |
2013年4月3日 | 初始发行 |
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