Zynq-7000 SoC,信号 –  EMIO上的SDIO三态使能信号具有错误的极性-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Zynq-7000 SoC,信号 – EMIO上的SDIO三态使能信号具有错误的极性

描述

在EMIO上的三态启用SD数据和命令信号的U​​NISIM名称包括’N’后缀:EMIOSDIOxDATATN和EMIOSDIOxCMDTN。

这通常表示低电平有效信号。

但是,这些信号在Z-7020 GES器件中处于高电平有效状态。

影响:

不重要的。 SD三态信号的极性反转。

受影响的配置:

通过EMIO接口使用SDIO控制器的系统。

受影响的器件版本: 请参阅(Xilinx答复47916) – Zynq-7000 SoC芯片版本差异答复记录。


解决方法:
要使这些信号处于活动状态 – 低电平,请将逆变器添加到这些信号中。

在Vivado / ISE设计套件使用的processing_system7.v包装器文件中处理此反转:

// EMIO SDIO0:对于1.0版本的硅,CR#636210不需要否定,
//对于其他SI REV,需要反转

分配SDIO0_CMD_T =(C_PS7_SI_REV ==“1.0”)? (SDIO0_CMD_T_n):( ~SDIO0_CMD_T_n);
分配SDIO0_DATA_T [3:0] =(C_PS7_SI_REV ==“1.0”)? (SDIO0_DATA_T_n [3:0]):( ~SDIO0_DATA_T_n [3:0]);

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