描述
此答复记录包含在AIR 14.1和Vivado 2012.1设计工具中发布的Aurora64B66B v7.1 Core的发行说明，其中包括以下内容：
- 新功能
- 支持的器件
- 已解决的问题
- 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP版本说明指南” 。
解
新功能
ISE设计套件：
- ISE 14.1设计工具支持
- Virtex-7，Kintex-7 GES硅支持
- Virtex-7 GTH硅支持
- 除以Virtex-6 FPGA GTH的2和8线速率支持
- 用户的AXI4 Lite DRP接口
- 用于构建用户界面的CRC32选项
- BUFG的使用优化
Vivado设计套件：
- 2012.1设计工具支持
- Virtex-7，Kintex-7 GES硅支持
- Virtex-7 GTH硅支持
- 除以Virtex-6 FPGA GTH的2和8线速率支持
- 用户的AXI4 Lite DRP接口
- 用于构建用户界面的CRC32选项
- BUFG的使用优化
支持的器件
ISE设计套件：
- 的Virtex-7
- Virtex-7 XT
- Virtex-7 HT
- Virtex-7低压（-2L）
- 防御等级Virtex-7Q（XQ）
- 防御等级Virtex-7Q低压（XQ，-2L）
- Kintex-7产品
- Kintex-7低压（-2L）
- 防御等级Kintex-7Q（XQ）
- 防御等级Kintex-7Q低压（XQ，-2L）
- Virtex-6 XC LXT / SXT / HXT
- Virtex-6 XQ LXT / SXT
- Virtex-6 -1L XC LXT / SXT
Vivado设计套件：
- 的Virtex-7
- Virtex-7 XT
- Virtex-7 HT
- Virtex-7低压（-2L）
- 防御等级Virtex-7Q（XQ）
- 防御等级Virtex-7Q低压（XQ，-2L）
- Kintex-7产品
- Kintex-7低压（-2L）
- 防御等级Kintex-7Q（XQ）
- 防御等级Kintex-7Q低压（XQ，-2L）
已解决的问题
ISE设计套件：
- 在-3个器件中，允许的最大7系列GTX参考时钟频率从670 MHz增加到700 MHz
- 为7系列添加GTH支持
- 为Virtex-6 FPGA GTH添加/ 8和/ 2线速支持
- 从复位逻辑中删除GSR_DONE信号
- 添加对Virtex-7 HT器件的支持
- 添加对Virtex-7Q和Kintex-7Q器件的支持
- Virtex-7 – xc7vx485t – ffg1761 – 向导中缺少一个四元组
- 生成的veo / vho文件缺少端口定义
- 降低核心中BUFG的使用率
Vivado设计套件：
- 允许的最大7系列FPGA GTX参考时钟频率在-3个器件中从670 MHz增加到700 MHz
- 为7系列FPGA添加GTH支持
- 为Virtex-6 FPGA GTH添加/ 8和/ 2线速支持
- 从复位逻辑中删除GSR_DONE信号
- 添加对Virtex-7 HT器件的支持
- 添加对Virtex-7Q和Kintex-7Q器件的支持
- Virtex-7 – xc7vx485t – ffg1761 – 向导中缺少一个四元组
- 生成的veo / vho文件缺少端口定义
- 降低核心中BUFG的使用率
已知的问题
ISE设计套件：
- Virtex-6 HXT / GTH选择的四边形应该是连续的
描述：在Virtex-6 HXT / GTH中，对于> 9.8G的线路速率，四元组选择应该是连续的
两个使用的四边形之间不能有未使用的四边形 - Virtex-6 HXT / GTH ES / PS属性设置
描述：有关GTH收发器的ES设置，请参阅Aurora 64B66B v5.1
有关GTH收发器的PS设置，请参阅Aurora 64B66B v6.1 - 基于AXI4_LITE的DRP接口不完全符合AXI4_LITE标准
描述：AXI4_LITE到DRP是端口映射的，不是本机AXI4_LITE
Vivado设计套件：
- 基于AXI4_LITE的DRP接口不完全符合AXI4_LITE标准
描述：AXI4_LITE到DRP是端口映射的，不是本机AXI4_LITE
有关此版本的最新信息（包括已知问题，解决方法和解决方案），请参阅位于以下网址的 “ IP版本说明指南” ： http ： //www.xilinx.com/support/documentation/user_guides/xtp025.pdf
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