Zynq-7000 SoC，DDR PS – 读取操作在128个DDR时钟周期内遵循MRW时出现故障

描述

MRW操作需要时间来执行。如果在MRW周期后的128个DDR时钟周期内发生MRR或正常存储器读操作，则来自MRR或正常存储器读操作的数据被破坏。

通过在MRW操作之后的128个时钟周期内不发出任何读操作，可以避免损坏。

解

解决方法细节

这个问题有两种解决方法：

• 不要在MRW操作的128个周期内执行MRR或读取命令。这种解决方法利用了控制器内置的自动校正机制。
• 将控制器中的模式寄存器设置命令更新延迟值reg_ddrc_t_mod设置为大于或等于128的值。
  这迫使所有MRW操作的持续时间等于编程的大于或等于128的值。
  这会强制所有MRW操作的持续时间等于编程值。 Xilinx Zddr工具将此值设置为512。