Zynq-7000 SoC,APU  – 不支持粘性管道提前位-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Zynq-7000 SoC,APU – 不支持粘性管道提前位

描述

DBGDSCR寄存器中的Sticky Pipeline Advance位使调试器能够检测处理器是否空闲。 CPU没有通过调试APB接口实现对DBGDRCR [3]的访问,因此调试器无法清除Sticky Pipeline Advance位。

影响:

次要。 Sticky Pipeline Advance位概念无法使用。

解决方法:

没有。

受影响的配置:

使用一个或两个ARM处理器的系统。

受影响的器件版本:
所有。没有计划修复。请参阅(Xilinx答复47916) – Zynq-7000 SoC芯片版本差异。

详细说明

Sticky Pipeline Advance寄存器(DBGDSCR寄存器的第25位)使调试器能够检测处理器是否空闲。每次处理器流水线退出一条指令时,该位置1。写入DBGDRCR [3]会清除此位。问题是Cortex-A9没有实现对DBGDRCR [3]的任何调试APB访问来清除该位。

影响细节

次要。由于此问题,外部调试器无法清除DBGDSCR中的Sticky Pipeline Advance位。

请登录后发表评论

    没有回复内容