SelectIO Design Assistant  – 通过片上终结调试硬件问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

SelectIO Design Assistant – 通过片上终结调试硬件问题

描述

本答复记录介绍了如何使用片上终结调试硬件问题。

在调试终止问题时,采用示波器拍摄信号是一个很好的步骤。

应牢记以下内容:

1)尽可能靠近接收器进行测量,确保接收器终止后

2)当在封装的引脚上确定具有片上终端的信号时,请记住这是在终止之前,并且信号看起来像线路未被终止。

这不是信号在芯片上的样子。一个有用的步骤是在引脚处然后在管芯处仿真设计。然后将引脚上的信号与示波器镜头进行比较。

例如,引脚上DIFF_TERM = TRUE的LVDS输入:

图片[1]-SelectIO Design Assistant  – 通过片上终结调试硬件问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

在模具(终止后):

图片[2]-SelectIO Design Assistant  – 通过片上终结调试硬件问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

即使使用外部端接,封装效果也可以在引脚处显示为下降/反射,但在芯片上是正确的(绿色=芯片,粉红色=引脚)。

图片[3]-SelectIO Design Assistant  – 通过片上终结调试硬件问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug

  • VRN和VRP:确保已连接电阻并将其放置在正确的存储体上或正确设置DCI级联。
    VRN应连接到VCCO( 不是 VCC或VCCAUX)。 VRP应连接到GND。
  • 如果遇到问题的I / O是双用配置引脚,请参阅(Xilinx答复14887)
  • 在确定差分信号的范围时,请使用差分探头。
  • 另一个有用的调试步骤是关闭其他相邻的I / O切换。
    如果信号干净而没有相邻信号切换,则表明存在串扰问题。
请登录后发表评论

    没有回复内容