13.4 PlanAhead  – 器件视图未在xc6vlx75tff781中绘制全局时钟IOB站点BEL-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.4 PlanAhead – 器件视图未在xc6vlx75tff781中绘制全局时钟IOB站点BEL

描述

我有一个针对xc6vlx75tff781器件的PlanAhead项目。

当我加载Synthesized Design并打开设计视图并查看全局时钟IOB(例如%select_objects [get_sites IOB_X2Y40];按F9以适应选择)我看到所有的BEL都丢失了,PAD,OUTBUF和INBUF。

此问题已在PlanAhead工具14.1中得到修复。

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