LogiCORE IP DisplayPort v3.1（Vivado 2012.1） – 当目标语言设置为VHDL时，为什么Synthesis失败？

描述

当目标语言设置为VHDL时，为什么Synthesis失败？

解

这是Vivado错误生成VHDL包装器导致的已知问题。

它没有正确地绑定所有可选端口，这导致综合失败。

此问题已在Vivado 2012.2中的Displayport 3.2中修复。

有关LogiCORE IP DisplayPort发行说明和已知问题的详细列表，请参阅（Xilinx答复33258） 。