13.4 EDK  –  PLL_ADV实例的VCO工作频率的计算值落在工作范围之上-Xilinx-AMD社区-FPGA CPLD-ChipDebug

13.4 EDK – PLL_ADV实例的VCO工作频率的计算值落在工作范围之上

描述

修改时钟发生器参数后,MAP显示类似于以下内容的错误:
错误:PhysDesignRules:2449 – VCO工作频率的计算值
PLL_ADV实例
clock_generator_0 / clock_generator_0 / PLL0_INST / Using_PLL_ADV.PLL_ADV_inst是
计算为3000.000000 MHz。这超出了工作范围
该器件的PLL VCO频率为400.000000 – 1080.000000 MHz。请
调整输入频率CLKINx_PERIOD,乘法因子
CLKFBOUT_MULT或分频因子DIVCLK_DIVIDE,以实现VCO
此器件的额定工作范围内的频率。
错误:打包:1642 – 物理DRC中的错误。

更改时钟发生器参数时,请同时更改以下设置:

1. MHS中的时钟输入端口周期
2.时钟在UCF文件中输入周期约束。
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