Spartan-6 FPGA设计助手 – 解决常见的Fabric问题

描述

本答复记录有助于指导您解决Spartan-6FPGA设计中结构资源的常见问题。

注意：本答复记录是XilinxSpartan-6FPGA解决方案中心（Xilinx答复44744）的一部分.XilinxSpartan-6FPGASolution中心可用于解决与Spartan-6器件相关的所有问题。无论您是使用Spartan-6FPGA开始新设计还是解决问题，请使用Spartan-6FPGA解决方案中心指导您获取正确的信息。

解

从以下常见结构相关问题列表中进行选择。每个答复记录都有助于指导您找到解决方案。

• （Xilinx答复40911） Spartan-6什么是POR（上电复位）阈值电压？
• （Xilinx答复23228） Spartan-3 / -3E / -3A / -6 BUFGMUX – BUFGMUX的选择或使能信号的设置时间是多少？
• （Xilinx答复44174）设计咨询有关在启动后正确同步触发器和SRL的技术
• （Xilinx答复39999） Spartan-6 – 9K Block RAM初始化支持的设计咨询
• （Xilinx答复34533） Spartan-6 FPGA Block RAM的设计咨询 – 地址空间重叠
• （Xilinx答复34541） Spartan-6 FPGA Block RAM的设计咨询 – 9K Block RAM SDP端口宽度限制
• （Xilinx答复38408） Spartan-6的设计咨询 – IODELAY2;延迟和早期边沿延迟和单数据位损坏
• （Xilinx答复39046） Spartan-6 IODELAY2 – 后期数据边缘和早期数据边缘时序分析
• （Xilinx答复40221） Spartan-6 – ISERDES中的BITSLIP应该声明多长时间？
• （Xilinx答复41083） Spartan-6 IODELAY2的设计咨询 – IODELAY2数据速率和新掩模版本硅的相应误码率
• （Xilinx答复42796） Spartan-6 – IODELAY2 BUSY断言/解除断言需要多长时间？
• （Xilinx答复41356）低功耗Spartan-6 -1L速度等级的设计咨询 – IODELAY2支持限制为分接0
• （Xilinx答复34276） Spartan-6 FPGA – IODELAY2可以用于在可变模式下延迟输出吗？
• （Xilinx答复34313） Spartan-6 I / OBank规则 – 输出I / O标准限制
• （Xilinx答复34617） Spartan-6相位检测器的使用
• （Xilinx答复35073）选择“networking_pipelined”时，不传递正确的属性值
• （Xilinx答复35783） Spartan-6 – 如何计算IODELAY2抽头延迟？
• （Xilinx答复37293） Spartan-6，IODELAY2 – 是否需要不断校准所有接口？如果是这样，多久一次？
• （Xilinx答复37349） Spartan-6，IODELAY2 – 什么是Fmincal以及它如何受到SDR和DDR数据速率的影响？

如果在完成建议后仍有问题，请通过Xilinx技术支持打开WebCase：

http://www.xilinx.com/support/clearexpress/websupport.htm